Émulateur CPU Motorola 68000 en Zig

Description

Projet d'émulation du Motorola 68000.
Il s'agit d'un projet plus global visant à émuler la console Sega Mega Drive / Genesis. L'objectif est d'atteindre une précision compatible avec les jeux commerciaux.

Motorola 68000 (M68k) CPU emulator core in Zig. Keywords: Motorola 68000, M68K, Mega Drive, Genesis, Sega, emulator, CPU, Zig.

Composition du projet

m68k/
├── src/
│   ├── m68k.zig          # Structure du CPU (registres, SR, interruptions, reset, step())
│   ├── decode.zig        # Décodeur principal + helpers d'adressage (EA)
│   └── decode/
│       ├── bloc0.zig     # OR, SBCD, DIVU, DIVS
│       ├── bloc1.zig     # NOP, TRAP, SWAP, MOVEM, EXT, Scc, JSR, JMP, RESET, STOP, RTE, RTR
│       ├── bloc2.zig     # ADDQ, SUBQ, shifts/rotates immédiats
│       ├── bloc3.zig     # Shifts/rotates par registre, NBCD, TAS, MOVE, LEA, PEA
│       ├── bloc6.zig     # Bcc, BSR, DBcc, SUB, SUBA, SUBX
│       ├── bloc7.zig     # MOVEQ, OR, AND, SUB, ADD, CMP, Scc, shifts/rotates, bit ops
│       ├── bloc8.zig     # OR, SBCD, DIVU, DIVS (bloc 8 et 0 partagent des encodings)
│       ├── bloc10.zig    # AND, ADD, shifts/rotates mémoire
│       ├── bloc11.zig    # CMP, CMPA, CMPI, CMPM, EOR, AND
│       ├── bloc13.zig    # ADD, ADDA, ADDX, AND, OR, shifts/rotates, bit ops
│       └── blocC.zig     # ABCD, AND, OR, MULU, MULS, EXG
├── tests/
│   ├── cpu_test.zig      # Tests unitaires opcode par opcode
│   ├── cpu_json_test.zig # Harness de tests via JSON MAME (317 500 cas)
│   └── json_opcodes/     # 127 fichiers JSON MAME (2 500 cas chacun)
└── build.zig             # Build : `zig build test-cpu-{opcodes,json}`

L'émulateur est indépendant de tout système hôte : src/m68k.zig expose une structure CPU avec step(bus). Le bus est une interface générique (lecture/écriture mémoire, signaux d'interruption). Il peut être branché à n'importe quel système.

Compilation

Binaire : zig build -Doptimize=ReleaseFast
Execution test MAME : zig build -Doptimize=ReleaseFast test-cpu-json --summary all
Exécution tests :  zig build -Doptimize=ReleaseFast test-cpu-opcodes --summary all
Test de timing :   zig build -Doptimize=ReleaseFast test-cpu-timing

Résultats des tests JSON MAME

Tests exécutés via zig build test-cpu-json -Doptimize=ReleaseFast — 127 fichiers JSON, 2 500 test cases par fichier, soit 317 500 séquences validant l'état complet du CPU (registres, SR, mémoire) après chaque instruction.

Ces tests proviennent de https://github.com/SingleStepTests/m68000.git.
Ils sont générés depuis MAME.

Ils sont convertis puis copiés dans tests/json_opcodes/.

git clone https://github.com/SingleStepTests/m68000.git
python ./decode

Opcode	Tests	Réussite	Échecs	Taux	Paires	Impaire
ABCD	2500	2500	0
ADD.b	2500	2500	0
ADD.l	2500	2171	5282
ADD.w	2500	2162	5363
ADDA.l	2500	2500	0
ADDA.w	2500	2500	0
ADDX.b	2500	2236	783
ADDX.l	2500	1671	14464
ADDX.w	2500	1683	13515
AND.b	2500	2500	0
AND.l	2500	1500	16464
AND.w	2500	1431	17411
ANDItoCCR	2500	2500	0
ANDItoSR	2500	1293	9507
ASL.b	2500	2491	9
ASL.l	2500	2487	13
ASL.w	2500	1908	5529
ASR.b	2500	2488	12
ASR.l	2500	2491	9
ASR.w	2500	1934	5526
Bcc	2500	1824	9824
BCHG	2500	2500	0
BCLR	2500	2500	0
BSET	2500	2500	0
BSR	2500	1229	18631
BTST	2500	2442	87
CHK	2500	2306	194
CLR.b	2500	2500	0
CLR.l	2500	1529	15537
CLR.w	2500	1481	16147
CMP.b	2500	2224	1325
CMP.l	2500	1465	14933
CMP.w	2500	1462	14701
CMPA.l	2500	1670	13271
CMPA.w	2500	1664	13215
DBcc	2500	1868	9908
DIVS	2500	493	13480
DIVU	2500	859	12778
EOR.b	2500	2132	1090
EOR.l	2500	1346	16695
EOR.w	2500	1290	16583
EORItoCCR	2500	2500	0
EORItoSR	2500	22	10905
EXG	2500	834	6021
EXT.l	2500	0	3805
EXT.w	2500	0	12322
ILLEGAL_LINEA	2500	2500	0
ILLEGAL_LINEF	2500	2500	0
JMP	2500	1272	19017
JSR	2500	1341	16868
LEA	2500	2500	0
LINK	2500	2174	335
LSL.b	2500	2486	14
LSL.l	2500	2493	7
LSL.w	2500	1944	5132
LSR.b	2500	2494	6
LSR.l	2500	2488	12
LSR.w	2500	1938	5588
MOVE.b	2500	2500	0
MOVE.l	2500	1658	1792
MOVE.q	2500	2500	0
MOVE.w	2500	1938	564
MOVEA.l	2500	1655	14070
MOVEA.w	2500	1658	13901
MOVEfromSR	2500	1522	15278
MOVEfromUSP	2500	0	12108
MOVEM.l	2500	1150	24358
MOVEM.w	2500	1161	23244
MOVEP.l	2500	0	8099
MOVEP.w	2500	0	5306
MOVEtoCCR	2500	0	19785
MOVEtoSR	2500	15	18342
MOVEtoUSP	2500	0	13274
MULS	2500	1	17538
MULU	2500	1	18264
NBCD	2500	2500	0
NEG.b	2500	1247	1253
NEG.l	2500	797	15994
NEG.w	2500	767	15952
NEGX.b	2500	2500	0
NEGX.l	2500	1543	15315
NEGX.w	2500	1537	15239
NOP	2500	2500	0
NOT.b	2500	2500	0
NOT.l	2500	2500	0
NOT.w	2500	2500	0
OR.b	2500	2500	0
OR.l	2500	1423	17087
OR.w	2500	1438	16673
ORItoCCR	2500	2500	0
ORItoSR	2500	14	11449
PEA	2500	2500	0
RESET	2500	1233	10000
ROL.b	2500	2500	0
ROL.l	2500	2500	0
ROL.w	2500	2209	4598
ROR.b	2500	2500	0
ROR.l	2500	2500	0
ROR.w	2500	2203	4700
ROXL.b	2500	175	4047
ROXL.l	2500	196	3748
ROXL.w	2500	188	8216
ROXR.b	2500	184	4247
ROXR.l	2500	177	4246
ROXR.w	2500	165	8579
RTE	2500	2500	0
RTR	2500	153	20981
RTS	2500	1263	12365
SBCD	2500	2500	0
Scc	2500	2500	0
STOP	2500	2500	0
SUB.b	2500	2500	0
SUB.l	2500	1599	14441
SUB.w	2500	1579	14589
SUBX.b	2500	2230	800
SUBX.l	2500	1673	14450
SUBX.w	2500	1646	14118
SWAP	2500	2500	0
TAS	2500	2500	0
TRAP	2500	2500	0
TRAPV	2500	2500	0
TST.b	2500	2500	0
TST.l	2500	1524	15655
TST.w	2500	1507	15714
UNLINK	2500	7	20557

Total : 317 500 tests — 912 093 échecs d'assertions.

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Note : Le tableau décompose les résultats entre adresses paires (colonne Paires) et impaires (colonne Impaire) via l'analyse automatisée du trafic mémoire.
La détection des accès impairs couvre les lectures/écritures 16/32 bits sur adresse impaire et le PC impair après exécution.
Les opcodes marqués Complet en Paires passent 100% de leurs tests sur adresses paires ; les échecs résiduels sont soit des bugs réels sur adresses paires (score < 100%), soit des cas d'adresse impaire (colonne Impaire).
Les instructions de saut (JMP, JSR, BSR) ne déclenchent pas d'accès mémoire à la cible impaire dans notre CPU (le PC est aligné post-exécution par decode.zig), donc tous leurs tests sont classés Paires.

Résultats des tests de timing

51 opcodes testés via zig build test-cpu-timing -Doptimize=ReleaseFast, comparant les cycles émulés aux cycles attendus (M68000PM).

51/51 ✅ — 0 échec

Catégorie	Instructions	Résultat
Instructions registre	ADD, SUB, CMP, MOVE, NEG, NOT, CLR, TST, EXT, SWAP, NOP, MOVEQ, MOVEA	✅
Instructions de contrôle	RTS, RTE, RTR, STOP, TRAP, TRAPV, ILLEGAL, LINK, UNLK	✅
Instructions mémoire	LEA, PEA, JMP, JSR	✅
Flags et SR	ANDI/ORI/EORI CCR/SR, MOVE SR	✅
Arithmétique complexe	NBCD, TAS, MULU, DIVU, DIVS, CHK	✅
ADDX/SUBX registre	ADDX, SUBX	✅

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Fonctionnalités implémentées

Architecture du CPU

• Registres D0–D7, A0–A7, PC, SR, USP/SSP
• Mode Superviseur / Utilisateur avec bascule via sr.s et sauvegarde USP/SSP
• Registre d'état (SR) : champs T, S, I2–I0, X, N, Z, V, C avec getters/setters
• Reset : lit SSP (0x000000) et PC (0x000004), SR = 0x2700
• Interruptions : checkInterrupt, dispatchInterrupt, sauvegarde PC+SR, mise à jour IPL, appel vecteur (24+level)*4
• Exceptions : fonction exception empilant PC+SR, passage superviseur, lecture vecteur
• STOP / HALT : retourne 4 cycles si le CPU est arrêté
• Vérification alignement PC : force alignement mot si PC impair

Décodeur et modes d'adressage

• Décodeur complet : 12 blocs d'opcodes couvrant tout le jeu d'instructions 68000
• Modes d'adressage : Dn, An, (An), (An)+, -(An), (d16,An), (d8,An,Xn), absolute short/long, (d16,PC), (d8,PC,Xn), immédiat
• Helpers arithmétiques/mémoire : addSigned, signExtend*, isNegative, readMem/writeMem, mergeValue, updateNZ